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Entwurf Integrierter Schaltungen I (EIS I)

Allgemeine Informationen

  • Kernmodul in den Studiengängen BPT und EEI in der Studienrichtung Mikroelektronik im WS
  • Pflichtmodul im Studiengang IuK im Schwerpunkt "Eingebettete Systeme" und "Realisierung von I&K Systemen" im WS
  • Wahlpflichtmodul im Studiengang IuK B.Sc. im WS
  • Wahlpflichtmodul im Studiengang Mechatronik im WS
  • Vertiefungsmodul im Studiengang Wing (IKS) im WS
  • Vorlesung: Mi., 10:15 - 11:45 Uhr
  • Übung: Mi., 18:15 - 19:45 Uhr erster Termin am 16.10.2019 ist Vorlesung
  • Ort: Seminarraum SR 01.030 am LZS  (Röthelheim-Campus)
  • Teil II kann vor Teil I gehört werden, Start möglichst im 5. Sem.
  • Grundlagenvorlesung des LZS, Voraussetzung für PrEMIXPrTEST und SemEIS
  • Zeitlicher Umfang: 2 + 2 SWS (Vorlesung + Übung) / ECTS: 5
  • Ansprechpartner: M. Sc. Florian Deeg, B.Sc. Tobias Rumpel


Inhalt

Die Vorlesung führt in die Grundlagen des integrierten digitalen Schaltungsentwurfes auf Basis von CMOS ein. Ausgehend vom MOS Transistor wird die Komplementäre Logik erklärt und auf gängige statische und dynamische Schaltelemente und Ihre Erweiterungen auf hochintegrierte Schaltungen bis 0.13μm eingegangen.

Gliederung

lzs pfeil Digitaler IC Entwurf für Deep Submicron

  • Entwurf von logischen Gattern
  • Integrierter digitaler Schaltungsentwurf
  • Computerunterstützter Schaltungsentwurf

lzs pfeil MOS Transistor

  • Struktur, Betriebszustände, Gleichungen
  • Schwellenspannung und Kapazitäten

lzs pfeil Herstellung, Layout und Simulation

  • Fertigungstechnologien
  • Layout, Modellierung
  • Modelle und zusätzliche Effekte

lzs pfeil MOS Inverterschaltung

  • Spannungsübertragungskennlinie
  • Verwendung als Last
  • CMOS Inverter
  • Pseudo-NMOS Inverter
  • Dimensionierung von Invertern

lzs pfeil Statische CMOS Gatter-Schaltungen

  • CMOS Gatter
  • Complex CMOS
  • XOR, MUX, Flip-Flop, Latch
  • Leistungsverbrauch, Delay

lzs pfeil Entwurf von Logik mit hoher Schaltrate

  • Schaltanalyse im Zeitbereich
  • Kapazitätsberechnungen
  • Dimensionierung der Gatter
  • Optimale Pfadverzögerung, Logical Effort

lzs pfeil Transfer-Gatter und dynamische Logik

  • Grundlagen, CMOS Transfer-Gatter
  • Dynamische D-Latches und D-Flip-Flops
  • Domino Logik

lzs pfeil Entwurf von Speichern

  • Einführung
  • MOS Dekoder
  • statische RAM Zelle, Ansteuerung
  • Architektur

lzs pfeil Zusätzliche Themen des Speicherentwurfs

lzs pfeil Dimensionierung des Verbindungsnetzwerkes

lzs pfeil Versorgung und Takt

empfohlene Literatur

D. A. Hodges, H. G. Jackson, R. A. Saleh
Analysis and Design of Digital Integrated Circuits
McGraw-Hill, 3rd Ed 2004

 

 

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