Realisierung einer Boundary Scan Architektur mit einem FPGA
Betreuer: Dipl.-Ing. Farouk Babba
Vortragender: Abdelbast Sabri
Problemstellung: TAG ist eine zusätzliche Komponente, die sich heutzutage in fast allen integrierten Schaltungen befindet. Sie besteht aus Inputs, Outputs, Registern, etc. Das Herzstück des JTAGs ist der TAP-Controller. Er ist für die Zustandsüberführung (Steuerung) des State-Diagramms zuständig. Darüber hinaus verfügt JTAG eine Boundary Scan Architektur. Diese Architektur besteht aus Zellen, die zwischen den Pins und Core-logik der Integrierten Schaltung in einer verknüpften Kette eingebaut sind. Die Kette umfasst die gesamte I/O-Struktur der Integrierten Schaltung. Mit Hilfe der Boundary Scan Funktionalität können Verbindungen zwischen Pins mit Boundary Scan Funktion geprüft werden. Ebenso ist es möglich, Kurzschlüsse sowie Durchbrüche zwischen diesen Pins festzustellen.
Vor der Fertigung der Hardware Ebene ist es sinnvoll, die Arbeit softwaremäßig zu simulieren und mit einer konfigurierbaren integrierten Schaltung wie FPGA zu realisieren.
Problemlösung: Es soll eine JTAG Boundary Scan Architektur mit einem FPGA realisiert werden. Dabei soll der Zusammenhang (Funktionsbeschreibung) und die Digitale Schaltung (Strukturbeschreibung) erstellt werden. Anschließend sind beide Realisierungen mithilfe einer Testbench zu simulieren, zu verifizieren, mit der Spezifikation zu vergleichen und in einem FPGA zu realisieren.
Durchführung:
- Einarbeiten in TAP-Controller und JTAG
- Realisierung der Boundary Scan Architektur als in der Literatur angegebene Schaltung
- Testbench zur Simulation der Architektur
- Realisierung auf einem FPGA
- Erweiterbar auf: (wenn möglich!) Aufbau eines Addon-Boards für das FPGA Board mit LEDs
Termin: 05.07.2018 10:15 Uhr