Burst-Mode Asynchronous Controllers
Betreuer: M.Sc. Florian Deeg
Vortragender: Jingxiong Zhuang
Problemstellung: Für sicherheitskritisches Design besteht das Ziel, Schaltungen ohne Single-Point-of-Failure entwerfen zu können. In synchronen Schaltungen steht die Taktflanke für solch einen Single Point. Ziel ist es also, Schaltungen zu entwerfen, die keinen Takt benötigen. Durch die fehlende Taktflanke des Systems können sich jedoch auch Fehlermöglichkeiten, wie z.B. Hazards und Races, kritisch auswirken, wodurch asynchrones Design anderer als der bekannten Entwurfsmethoden für synchrone Schaltungen bedarf. Diese Methoden sind jedoch nicht gängige Praxis und es fehlen CAD Design Tools für solche Designs. Um die Performance zu verbessern und auch den Fanin zu begrenzen, ist es sinnvoll eine Struktur als Pipeline zu entwerfen. In Verbindung mit Asynchronität steigt die Performance und Sicherheit von Pipeline-Strukturen. Um einen Prototypen einer integrierten Schaltung zur Validierung zu realisieren, können FPGAs genutzt werden, welche programmierbare Hardware darstellen.
Problemlösung: Es soll eine Dual-Rail Pipelinestruktur entworfen werden, welche delay-insensitiv ist und ohne Acknowledgement-Signal auskommt. Der Entwurfsprozess ist abstrakt darzustellen, um ein methodisches Vorgehen zum Entwurf dieser Schaltungen zu erarbeiten. Im Anschluss sollen die Vorteile und Herausforderungen solcher Strukturen aufgearbeitet und dargestellt werden. Als Abschluss sind die Schaltungen im FPGA asynchron zu realisieren.
Durchführung:
Durchführung ist in vier Teilen geplant:
- Einarbeitung in die Theorie (Pipelinestrukturen, Asynchronität, Krohn-Rhodes)
- Modellierung einer Beispielschaltung
- Definition des Entwurfsprozesses
- Realisierung einer Beispielschaltung im FPGA
Termin: 02.02.2023 10:45 Uhr