Partielles Design von Dual-Rail Strukturen
Betreuer: M.Sc. Florian Deeg
Vortragender: Peixiang Liu
Problemstellung: Während totale Schaltungen, wie z.B. CMOS Gatter, durch ihre Verfügbarkeit auf dem Markt die Elektrotechnik dominieren und sich somit auch die Boolesche Algebra in der Lehre durchsetzt, sollte zur Beschreibung der Realität unär modelliert werden. Durch AA werden Strukturen modelliert, die im Vergleich zur BA nicht total sein müssen. Partielles Design in Dual-Rail Logik kann mithilfe des RS-Buffers gezeigt werden. Der RS-Buffer wiederum macht die Schaltung total und Hazard-frei.
Problemlösung: Es soll ein Automat entworfen werden, welcher bewusst partiell ist (don’t cares werden also nicht ersetzt, sondern nicht entworfen). Dieser wird in Dual-Rail unter Verwendung des RS-Buffers realisiert. Im weitergehenden Schritt können nicht totale Schaltungsteile eingesetzt und entsprechend kombiniert werden (z.B. Passtransistoren). Das 1-Rail des RS- Buffers, welches aufgrund des NMOS einen High-Pegel erwartet, kann so durch eine nicht totale Schaltung komplett von der 0 getrennt werden, im Umkehrschluss kann das 0-Rail des RS-Buffers, welches durch den PMOS einen Low-Pegel erwartet, komplett von der 1 getrennt betrachtet werden. Wichtig hierbei ist es, die Schaltung unär zu modellieren.
Durchführung:
Die Durchführung ist in drei Teilen geplant:
- Einarbeitung in Dual-Rail Logik, Aussagenlogik...
- Modellierung eines partiellen Automaten
- Modellierung von nicht totalen Schaltungsstrukturen für den RS-Buffer
Termin: 24.07.2019 09:15 Uhr